Samsung lên kế hoạch áp dụng tiến trình 2nm cho đế chip cơ sở HBM5
Samsung Electronics đã xác nhận kế hoạch sử dụng tiến trình đúc 2nm cho phần đế chip cơ sở (base die) của thế hệ bộ nhớ HBM5 tiếp theo. Sự thay đổi này dự kiến sẽ giúp tăng tốc độ hoạt động của HBM5 lên hơn 50% so với HBM4E. Việc nâng cấp đế chip cơ sở lên tiến trình 2nm sẽ cải thiện đáng kể hiệu suất logic và hiệu quả năng lượng. Bước tiến này rất quan trọng nhằm đáp ứng nhu cầu khổng lồ về băng thông và xử lý của hạ tầng phần cứng AI trong tương lai. Đế chip cơ sở của HBM5 sẽ hỗ trợ các đường nối xuyên silicon (TSV) với mật độ cao hơn để cải thiện khả năng kết nối. Đây là bước chuyển dịch từ thế hệ HBM4 và HBM4E của Samsung vốn đang sử dụng đế chip cơ sở 4nm để đạt tốc độ trên 14 Gbps.
## KIẾN THỨC NỀN
Bộ nhớ băng thông cao (HBM) xếp chồng nhiều chip DRAM lên trên một đế chip cơ sở để đạt được tốc độ truyền dữ liệu cao trong một không gian nhỏ gọn. Đường nối xuyên silicon (TSV) là các kết nối điện dọc đi xuyên qua tấm silicon hoặc chip, cho phép đóng gói 3D mật độ cao và rút ngắn đường truyền tín hiệu.