Cerebras công bố lộ trình CS-6 với công nghệ xếp chồng 3D cấp phiến và tích hợp DRAM
Tại sự kiện Hot Chips 2026, Cerebras đã công bố lộ trình cho hệ thống CS-6, giới thiệu công nghệ xếp chồng 3D cấp phiến (wafer-scale) để tích hợp trực tiếp DRAM theo chiều dọc lên trên phiến logic. Bước chuyển dịch sang đóng gói 3D này nhằm vượt qua các giới hạn vật lý về kích thước của các bộ xử lý cấp phiến 2D truyền thống. Bằng cách đặt DRAM gần hơn với logic tính toán, CS-6 có thể vượt qua giới hạn dung lượng của SRAM, cho phép chạy các mô hình AI lớn hơn với ít hệ thống hơn. Ngoài ra, kiến trúc này được dự báo sẽ giảm kích thước vật lý của hệ thống từ 5 đến 10 lần trong khi tăng mật độ tính toán. CS-6 dự kiến sẽ ra mắt sau hai thế hệ so với CS-4 (vốn đã bắt đầu cung cấp từ quý 3 năm 2026), trong khi CS-5 được lên kế hoạch vào năm 2027. Việc giảm diện tích SRAM trên phiến bán dẫn giúp giải phóng không gian vật lý để tích hợp nhiều logic tính toán hơn, tối ưu hóa hiệu suất trên mỗi đơn vị diện tích.
## KIẾN THỨC NỀN
Tích hợp cấp phiến (WSI) liên quan đến việc chế tạo các chip khổng lồ từ toàn bộ một phiến silicon thay vì cắt nó thành các đế chip (die) riêng lẻ, mang lại lợi ích lớn cho các tác vụ AI nhờ bộ nhớ và băng thông khổng lồ trên chip. Tuy nhiên, khi quy trình sản xuất silicon 2D đạt đến giới hạn kích thước vật lý, các nhà sản xuất chip đang chuyển sang mạch tích hợp 3D (3D IC) để xếp chồng các thành phần theo chiều dọc bằng các kỹ thuật đóng gói tiên tiến.